（文章来源：集微网）

随着集成电路尺寸缩微，工艺制程技术的发展在穿孔、光刻、隧穿、散热等方面都碰到了越来越多的技术瓶颈。要继续推进芯片性能提升，全球半导体领导厂商提出了不同的思路，包括从器件结构、材料、封装等方面来着手创新。而Chiplet逢此节点开始走向台前，担当大任，但挑战依然横亘。在2021年伊始之际，就让我们回望Chiplet走过的风雨历程以及未来的征途吧。

分而治之，Chiplet助力解决工艺集成难题

总体来看，Chiplet技术是SoC集成发展到一定程度之后的一种新的芯片设计方式，它通过将SoC分成较小的裸片（Die），再将这些模块化的小芯片（裸片）互联起来，采用新型封装技术，将不同功能不同工艺制造的小芯片封装在一起，成为一个异构集成芯片。

Chiplet的概念早在10多年前就被提出了，为何在最近火热起来了呢？厦门大学闽江学者特聘教授、博导，微电子与集成电路系主任于大全教授认为，Chiplet技术的概念最初是从2.5D/3D IC封装演变而来，以2.5D硅通孔中介层集成CPU/GPU和存储器可以被归类为Chiplet范畴。2013年，台积电与赛灵思合作开发的FPGA就是一个典型案例。随着摩尔定律发展进一步放缓，工艺提升越来越困难，尤其是进入到几纳米的工艺制程后只有很少的代工厂能做到，这种情况下，业界对Chiplet技术寄予厚望。Chiplet异构集成封装在一起有望解决因工艺提升困难而导致的芯片性能成本问题。

从目前采用Chiplet技术而大获成功的AMD EPYC（霄龙）处理器上可见一斑。

AMD EPYC 处理器混合多芯片架构，来自：AMD

正是采用了Chiplet技术，AMD EPYC 处理器成功实现了集成64核的高性能服务器芯片，如果采用之前的单一芯片设计，集成64核，在现有工艺下是不现实、也是不经济的。而AMD按功能需要划分成小芯片，采用最优的设计工艺制造，不仅可以降低成本，提升良率，让多核复杂大芯片设计成为可能，同时，模块化设计思路也可以提高芯片研发速度，降低研发成本。

于大全教授对此表示，以前的SoC芯片设计是系统整体设计，而现在的Chiplet技术可以将CPU这样的大芯片按功能拆分成不同功能模块，分别设计，分别制造，根据需要选用适合的封装技术进行系统集成，从而实现了一个系统芯片的功能。

这貌似应验了那句俗语“天下事，分久必合，合久必分”。看来，在芯片设计的道路上，分而治之，进而实现更高更复杂的集成也是螺旋式上升道路上的必经阶段。

实施Chiplet技术面临的两大挑战：互联与封装

而让多个小芯片裸片互联起来并最终异构集成成为一个大芯片，面临诸多技术挑战，这其中互联和封装是最需攻克的两大“关卡”。

可以说，如何让裸片与裸片之间高速互联，是Chiplet技术落地的关键，这对芯片设计公司以及全产业链来说均是一大全新挑战。

由光互联论坛(OIF)定义的电气I/O标准显示，在超短距离和极短距离链路上（裸片与裸片互联）数据传输速率高达112Gbps。芯片设计公司在设计裸片与裸片之间的互联接口时，首要保证的是高数据吞吐量，另外，数据延迟和误码率也是关键要求，还要考虑能效和链接距离。

在互连方面，设计厂商各出奇招。Marvell在推出模块化芯片架构时采用了Kandou总线接口； NVIDIA推出的用于GPU的高速互联NV Link方案；英特尔免费向外界授权的AIB高级接口总线协议；AMD推出的Infinity Fabrie总线互联技术，以及用于存储芯片堆叠互联的HBM接口……这些都是芯片设计公司在致力实现高速互联上的不同尝试。

而在封装层面，包括英特尔和台积电在内的巨头都在布局。

英特尔在异构互联的道路上已进行了长期投入，多年前就推出了EMIB技术,最近又推出了Foveros3D立体封装技术。不同于以往单纯连接逻辑芯片、存储芯片，Foveros可以把不同逻辑芯片堆叠、连接在一起，可以“混搭”不同工艺、架构、用途的IP模块、各种内存和I/O单元。

基于Foveros 3D封装技术，英特尔推出了酷睿处理器“Lakefield”，其中，CPU、GPU核心采用的是10nm工艺，I/O部分所在的基底层则是22nm工艺制造。

台积电作为代工巨头，自然也在重兵押注。

一年前，台积电曾展示一款基于ARM内核、采用Chiplet概念设计的芯片产品，利用了台积电7nm工艺、LIPINCON互联和CoWoS封装技术制造。LIPINCON是一种高速串行总线，它是台积电多年前就开始研发的裸片之间数据互联接口技术。CoWoS是台积电推出的 2.5D封装技术，称为晶圆级封装，通过芯片间共享基板的形式，将多个裸片封装在一起，主要用于高性能大芯片的封装。

台积电CoWoS 3D封装示意图，来自：台积电

台积电基于Chiplet理念的成功设计向业界传递了一种示范效果，对于想使用Chiplet理念来设计芯片但又没有能力自研芯片接口的Fabless厂商，采用台积电现成的接口LIPINCON IP无疑将极具吸引力。

多路并进  助推Chiplet技术在国内发展

国际巨头纷纷排兵布阵，国内厂商在代表未来的Chiplet 层面自然也要“赶趟儿”。

于大全教授认为，从广义的Chiplet，例如CPU/GPU+存储器通过硅通孔中介层集成这个角度来看，国内厂商已在跟进，例如华为海思、中兴等，已实现了一定的量产，当然，代工还是由台积电等企业来完成。从狭义的角度来看，将一个SoC分成几个小芯片，通过硅通孔（TSV）再异质集成起来，这种做法目前实施的公司还比较有限，未来这项技术估计会由苹果等大公司驱动发展，由台积电这样的代工企业来制造和集成。

另一方面，当前Chiplet技术落地的制造和封装能力，国内还相对落后。于大全教授指出，这类的封装技术，越来越向前道制造技术靠拢，他认为，在高端封装技术领域，前道封装时代正在快速来临。

不过，于大全教授也表示，现在是国内发展先进封装技术的好时机，对于中芯国际这样的国内半导体制造龙头企业，在受到美国制裁之后，先进工艺制程的研发可能会受到限制，这种情况下，发展先进封装技术或可提供另一条可行道路。

除了中芯国际，国内从事封装制造的厂商也都在关注推进先进封装技术的部署，特别是3D芯片堆叠封装方面，紫光、武汉新芯、晶方科技、硕贝德等厂商已取得不错成绩。

据于大全教授透露，其在厦门大学所从事的工作就是先进封装技术的研究，重点开展Chiplet的关键技术攻关，研究方向包括TSV、TGV、芯片堆叠、新型键合方案等，目前已有一些专利技术在申请准备中。

另外，围绕Chiplet技术实施的标准制定，也已引发了国内相关厂商的高度重视。

在IC CHINA 2020大会上，芯原董事长戴伟民也极力推荐了Chiplet技术。他认为Chiplet这种将不同工艺节点的裸片混封的新形态是未来芯片发展的重要趋势之一，它将给半导体全产业链带来新的机会。作为IP供应商，芯原提出了IP as a Chip(IaaC)的理念，旨在以Chiplet实现特殊功能IP从软到硬的“即插即用” ，解决7nm、5nm及以下工艺中性能与成本的平衡，并降低较大规模芯片的设计时间和风险。戴伟民特别强调了封装和互联对Chiplet的重要性，特别是芯片互联，需要一个一致性协议问题，就涉及到了标准。

为此，构建Chiplet产业联盟就成了应有之义。在2020年全球硬科技创新大会上，芯动科技CEO敖海和中科院院士姚期智、紫光存储CEO任奇伟等共同启动了Chiplet产业联盟。芯动科技CEO敖海认为，Chiplet技术对当前突破AI和CPU/GPU等大型计算芯片的算力瓶颈具有重要战略意义，是解决我国高质量发展进程中晶圆工艺“卡脖子”难题的关键技术之一。作为国内一站式IP和芯片定制领军企业，芯动科技已推出了国产自主标准的INNOLINK Chiplet和HBM2E等高性能计算平台技术，支持高性能CPU/GPU/NPU芯片和服务器。

除了封装与互联以外，支持Chiplet芯片设计的EDA工具链以及生态是否完善，是否可持续发展，也是Chiplet技术成功所需要解决的关键问题。

时下，我国芯片产业正处于新窗口机遇时期，Chiplet新型设计技术的出现，对国内集成电路产业无疑是一个后来居上的有利契机，但这需要全产业培育从架构、设计、晶圆到封装和系统的全套解决能力。

据Omdia报告，2018年Chiplet市场规模为6.45亿美元，预计到2024年会达到58亿美元，2035年则超过570亿美元。

面对接下来的Chiplet在全球市场上的井喷式增长，中国的IC业者能否抓住机会，分得一杯羹？进而提升我国半导体在高性能芯片上的生产制造能力？现在的时机很关键。